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[分享] PCB Layout中直角走线会产生什么影响? boli505 2015-8-14 36676 carol8688 2015-9-8 10:14
在WIN10上安装16.3报如下错误,不知道哪位高手能帮忙解答一下 yeary_2012 2015-9-1 15125 yeary_2012 2015-9-1 20:10
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[分享] Cadence常见文件格式 boli505 2015-8-28 17469 hyxs714154 2015-8-28 16:30
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[分享] Allegro中针对铺铜不能自动更新 boli505 2015-8-20 111028 yeary_2012 2015-8-26 10:59
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[求助] Cadence_SPB17.0 CIS database parts window 汉字乱码咋解决 wdhxy 2015-8-13 19837 wdhxy 2015-8-25 14:48
DDR中的Bank是指的什么? hyxs714154 2015-8-24 03362 hyxs714154 2015-8-24 12:06
这个VCC3V3 net走完线之后怎么还有鼠线,我吧Ratsnest_Schedule 关掉了还是去不掉? hyxs714154 2015-8-22 26970 hyxs714154 2015-8-23 21:37
[分享] ALLEGRO16.2出现问题“changes not saved, cannot update the env file” boli505 2015-8-19 07774 boli505 2015-8-19 16:26
原理图这个算不算是个bug?为何复制后的坐标信息不能顺序? mengzhuhao 2015-8-12 24952 mengzhuhao 2015-8-18 20:54
[分享] PCB文件PROTEL到ALLEGRO的转换技巧 boli505 2015-8-18 05067 boli505 2015-8-18 11:16
问下DDR3也可以用T拓仆嘛,还是必须要用Fly-by菊花链拓仆? hyxs714154 2015-8-13 88671 hyxs714154 2015-8-18 09:21
BGA的Breakout区域是不是就是CM中要定义的Pin delay的长度呢? hyxs714154 2015-8-17 25797 hyxs714154 2015-8-18 08:53
[分享] cadence布线遇到问题3(生成光绘文件中断) boli505 2015-8-17 05713 boli505 2015-8-17 17:24
BGA扇出参数设置中pin-via space 没有中心这一项可选 yuhuikeji 2015-8-14 24985 hyxs714154 2015-8-17 13:28
[分享] Protel 原理图/PCB到Cadence的数据转换 boli505 2015-8-14 15187 PLCC 2015-8-16 00:37
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