- orcad元件place 不了no connnet怎么回事?重新编辑了还是一样 (8篇回复)
- Candence 16.5网络抓取元件失败 (2篇回复)
- bottom层的开关电源对IN2层的高速信号有影响嘛? (4篇回复)
- 求助,symbol mirror之后 丝印还在top层怎么回事啊?要怎么弄到bottom层去 (7篇回复)
- allegro导出网络表时报错的问题,求助 (3篇回复)
- orcad中元件库里面添加属性后放置到原理图怎么都不能编辑了? (0篇回复)
- 求助 (2篇回复)
- shape有直角可以嘛,还是避免出面直角,有什么影响呢? (2篇回复)
- 差分走线的几点作用 (6篇回复)
- Audio codec中SPK+/-信号是模拟信号吧? (20篇回复)
- cm中差分信号显示黄色什么意思?其他USB差分都是绿色 (4篇回复)
- VIA不要入內層有花孔 (3篇回复)
- 信号跨分割有要求嘛,跨分割对信号的速度有要求嘛 (9篇回复)
- 这种提示天线VIA是什么错误啊,几百个找到了VIA不知道什么错误? (11篇回复)
- 0402封装自动挖铜skill (6篇回复)
- 請問有沒有快速換VIA方式 (3篇回复)
- 今天看到一块板子信号没有连接完成,有部分鼠线,这样也可以嘛?还出gerber (10篇回复)
- 创建的T点怎么删除呢? (2篇回复)
- 解决allegro 中OUT OF DATE SHAPES问题 (4篇回复)
- allegro里面如何通过原理图点击完一批器件然后按次序摆放? (4篇回复)