DDR3的相关设计规范

這侽孓譙悴丶 · 发表于 2017-1-2 22:25:11

markk2221 发表于 2017-1-2 20:36
很厲害謝謝你

放假也来论坛逛，够拼啊···

jianpanzainali · 发表于 2017-3-15 10:21:51

膜拜大神

bruce777 · 发表于 2017-3-17 09:51:50

學習了學習了

happy · 发表于 2017-6-25 12:30:04

謝謝分享!!

晨曦37 · 发表于 2017-11-11 17:39:30

谢谢大神，

鱼煮咸 · 发表于 2017-11-24 23:25:41

赞，顶起来

f126054488 · 发表于 2018-1-9 13:49:26

感謝分享

這侽孓譙悴丶 · 发表于 2018-3-16 12:19:59

本帖最后由這侽孓譙悴丶于 2018-3-16 12:21 编辑

问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；
问题2：地址命令控制时钟组内等长误差+/-50mil；

问题3：在芯片规格书没有特殊要求下，地址命令控制时钟组合与数据组间无需等长；

问题4：多颗DDR3各组数据线各自同组同层，组内误差+/-25mil，在没有特殊要求情况下各组之间无需等长；

数据线和地址线都必须有完整的参考平面，电源在电源层切割处理；DQS和CLK对内等长+/-5mil

至于地址线是走T型拓扑还是走Fly-By就得看CPU芯片是否支持读写平衡了，2-4片走T或Fly-By对信号影响不大，在不清楚CPU芯片是否支持读写平衡的情况下优先走T型拓扑，若要走Fly-By需提前确认CPU芯片支持读写平衡；8颗以上若芯片支持读写平衡，建议走Fly-By，如果芯片不支持读写平衡，那只能走T型拓扑了;

Weman · 发表于 2018-8-9 19:54:44

謝謝分享!!

tianxia126000 · 发表于 2018-8-15 20:48:27

看起来不错

帐号		自动登录	找回密码
密码			立即注册

[分享] DDR3的相关设计规范