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Cadence Skill 论坛»首页 › 高速PCB设计 › Allegro › VIA不要入內層有花孔
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查看: 3775|回复: 3

VIA不要入內層有花孔

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发表于 2015-9-17 15:00:52 | 显示全部楼层 |阅读模式
如此NET 為GND 故意要此VIA不要入內層有花孔,不知要如何設定
11.png
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发表于 2015-9-18 13:17:49 | 显示全部楼层
改正片，哈哈。
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发表于 2015-9-19 10:36:23 | 显示全部楼层
你要全连接还是不连接
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 楼主| 发表于 2015-9-21 10:36:26 | 显示全部楼层
我只要單個不接
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